求，要有一个明确的定义，这将有助于设计，然后再选择适当的设计方式和相应的器件结构，进行设计的综合。
1．1．2用VHDL语言进行设计描述。
1应决定设计方式，设计方式一般说来有三种自顶向下设计，自底向上设计，平坦式设计。前两种方式包括设计阶层的生成，而后一种方式将描述的电路当作单模块电路来进行的。自顶向下的处理方式要求将你的设计分成不同的功能元件，每个元件具有专门定义的输入和输出，并执行专门的逻辑功能。首先生成一个由各功能元件相互连接形成的顶层块来做成一个网表，然后再设计其中的各个元件。而自底向上的处理方法正好相反。平坦式设计则
f是指所有功能元件均在同一层和同一图中详细进行的。2编写设计代码。编写VHDL语言的代码与编写其他计算机程序语言的代码有很大的不同。必须清醒地认识到正在设计硬件，编写的VHDL代码必须能够综合到采用可编程逻辑器件来实现的数字逻辑中。懂得EDA工具中仿真软件和综合软件的大致工作过程，将有助于编写出优秀的代码。
1．1．3用VHDL仿真器对VHDL原代码进行功能仿真。
对于大型设计，采用VHDL仿真软件对其进行仿真可以节省时间，可以在设计的早期阶段检测到设计中的错误，从而进行修正，以便尽可能地减少对设计日程计划的影响。因为对于小型设计，其综合优化、配置花费的时间不多，而且在综合优化之后，往往会发现为了实现性能目标，将需要修改设计。在这种情况下，用户事先在原代码仿真时所花费的时间是毫无意义的，因为一旦改变设计，还必须重新再做仿真。
1．1．4利用VHDL综合优化软件对VHDL原代码进行综合优化处理。
选择目标器件、输入约束条件后，VHDL综合优化软件工具将对VHDL原代码进行处理，产生一个优化了的网络表，并可以进行粗略的时序仿真。
1．1．5配置。
将综合优化处理后得到的优化了的网络表，安放到前面选定的CPLD或FPGA目标器件之中，这一过程成为配置。
1．1．6配置后的时序仿真。
这时的时序仿真将检查诸如信号建立时间、时钟到输出、寄存器到寄存器的时延是否满足要求。因为已经得到实际连线引起的时延数据，所以仿真结果能比较精确地未来芯片的实际性能如果时延仿真结果不能满足设计的要求，就需要重新对VHDL原代码进行综合优化，并重新装配于新的器件之中，或选择不同速度品质的器件。同时，也可以重新观察和分析VHDL原代码，以确认描述是正确有效的。只有这样，取得的综合优化和配置的结果才符合实际要求。
1．1．7器件编程。
在成功地完成了设计描述r