师的悉心指导下顺利完成了这次设计为以后工作打下了基础
附录
主要VHDL源程序
1等待判别模块DDPB的VHDL源程序
DDPBVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLUSEIEEESTD_LOGIC_ARITHALLENTITYDDPBISPORTSTARTWCLKINSTD_LOGIC输入速度传感器信号和启动信号
CLK1HZINSTD_LOGIC输入1秒时钟信号DDBZOUTSTD_LOGIC输出等待等待标志信号ENDENTITYDDPBARCHITECTUREARTOFDDPBISSIGNALT60SSTD_LOGIC60秒计时信号SIGNALWCLKCOUSTD_LOGIC_VECTOR7DOWNTO0BEGINPROCESSSTARTCLK1HZIS产生60秒周期性信号跳变进程VARIABLECNT60STD_LOGIC_VECTOR7DOWNTO0每分钟行驶距离BEGINIFSTART1THEN
C
t60