制时，此门始终关闭，输出低电平；扣门为常开门，若无超前脉冲控制时，则来自晶体振荡器的脉冲信号顺利通过扣门。晶振信号（频率为mf赫兹）经过或门到达m分频器，输出频率为f赫兹的脉冲信号。该信号再经过脉冲形成电路，输出规则的位同步脉冲信号。4．比相器的功能是比较接收码元与m分频器输出信号（即本地时钟信号）之间的相位关系，若本地时钟信号超前于接收码元的相位，则比相器输出一个超前脉冲，加到扣门，扣除一个晶振脉冲，这样分频器的输出脉冲的相位滞后了1m周期。若本地时钟信号的相位滞后于接收码元的相位，比相器输出一个滞后脉冲，加到添门，控制添门打开，加入一个晶振脉冲到或门。由于加到添门的晶振信号与加到扣门的晶振信号的相位相差Л，即这两路晶振信号脉冲在时间上是错开的，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入了一个窄脉冲，也就使分频器输入端添加了一个脉冲，这样分频器输出相位就提前了1m周期。整个数字锁相环路按上述方式，反复调整本地时钟相位，以实现位同步。从图52中，可清楚地理解添扣脉冲的原理。
图52添扣脉冲原理框图
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通信系统原理实验报告
至于数字锁相环的种类，目前比较统一的做法是按数字鉴相器的实现方法来对数字锁相环进行分类，通常分为下面四类10：触发器型数字锁相环（FFDPLL）、奈奎斯特型数字锁相环（NR、DPLL）、过零检测式数字锁相环（ZCDPLL）、超前滞后型数字锁相环（LL、DPLL）。若从取样或者等效取样观点看，在第一、三、四类中输入信号相位是以受控的本地时钟相位为基准而确定的，本地时钟在受控过程中是变化的，因而属于非均匀取样的形式。而在第二类中则不同，鉴相器输入信号相位是以固定速率的时钟信号为基准来确定的，属于均匀取样的形式。位同步系统的性能通常是用相位误差、建立时间、保持时间等指标来衡量。具体内容这里不详细解释，请查看有关资料。本实验中运用CPLD芯片EPM240编程实现数字锁相环功能，待提取同步时钟的基带信号由39P01铆孔输入。其结构框图如下图53：
图53位同步时钟提取实验结构框图
如图53所示，上述基带信号由39P01输入后，至位同步恢复与信码再生电路，进行位同步提取、信码再生功能。测量点有39P06、39P07，其中39P06是同步时钟提取输出铆孔，39P07是信码再生基带信号输出铆孔。
四、各测量点和可调元件作用
39SW01：功能设置开关。设置“0001”，为2K基带数据的同步时钟r