北邮数电实验报告
f数字电路实验报告
学院：信息与通信工程专业：信息工程班级：2013211125学号：2013210681姓名：袁普
ff②：仿真波形图以及分析波形图：
波形分析：通过分析abci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。
③：故障及问题分析第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。
f实验二：用VHDL设计和实现组合逻辑电路
一：实验要求①：用VHDL设计一个8421码转换为格雷码的代码转换器，
仿真验证其功能。②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个
1时输出为1，偶数个1时输出为0，仿真验证其功能。③：用VHDL设计一个数码管译码器，仿真验证其功能，下载
到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。二：故障及问题分析
在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat05六个管脚，从而达到了实验的要求。
f实验三：用VHDL设计和实现时序逻辑电路
一：实验要求
①：用VHDL语言设计实现一个8421十进制计数器，要求有
高电平复位功能，仿真验证其功能。
②：用VHDL语言设计实现一个分频系数为12，输出为占空比
50方波的分频器，有高电平复位功能，仿真验证其功能。
③：将（1），（2）和数码管译码器三个电路进行连接，仿真验
证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。
二：报告内容
①实验三（3）模块端口说明及模块代码
模块一：div12为一个有高电平复位功能的分频系数为12的分
屏器，其输出是一个占空比50的方波。此模块输入连接一个时钟
输入，即可在输出端得到一个周期更大的方波输出。
libraryieeeuseieeestd_logic_1164alluseieeestd_logic_u
sig
edalle
titydiv12is
portclearclki
std_logicclk_outoutstd_logic
e
ddiv12architecturestructofdiv12is
sig
altempi
tegerra
ge0to5sig
alclktmpstd_logicbegi
processclkclear
begi
ifclear1the

ftemp0elsifclkeve
ta
dclk1the
iftemp5r