串行进位方式C1G1P1C0C2G2P2C1C3G3P3C2其中：G1A1B1G2A2B2G3A3B3P1A1B1（A1＋B1也对）P2A2B2P3A3B3
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C4G4P4C32并行进位方式C1G1P1C0C2G2P2G1P2P1C0
G4A4B4
P4A4B4
C3G3P3G2P3P2G1P3P2P1C0C4G4P4G3P4P3G2P4P3P2G1P4P3P2P1C012．1组成最低四位的74181进位输出为：C4C
4GPC
GPC0，C0为向第0位进位其中，Gy3y2x3y1x2x3y0x1x2x3，Px0x1x2x3，所以C5y4x4C4C6y5x5C5y5x5y4x5x4C42设标准门延迟时间为T，“与或非”门延迟时间为15T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C0的最长延迟时间为T215T4T3最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产生控制参数x0y0C
4），第二、三片74181共2级反相器和2级“与或非”门（进位链），第四片74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为：t0315T2T215T15T3T14T13．串行状态下：C1G1P1COC2G2P2C1C3G3P3C2C4G4P4C3并行状态下：C1G1P1C0C2G2P2C1G2P2G1P2P1C0C3G3P3C2G3P3G2P3P2G1P3P2P1C0C4G4P4C3G4P4P3C2P4P3P2C1P4P3P2P1C014．设余三码编码的两个运算数为Xi和Yi，第一次用二进制加法求和运算的和数为Si’，进位为Ci1’，校正后所得的余三码和数为Si，进位为Ci1，则有：XiXi3Xi2Xi1Xi0YiYi3Yi2Yi1Yi0Si’Si3’Si2’Si1’Si0’
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si3
Ci1
si2FA
si1FA3V
si0
十进校正
FA
FA
si3FAXi3Yi3
当Ci1’1时，SiSi’0011
si2FAXi2Yi2FA
si1FA
si0
二进加法
Xi1Yi1
Xi0Yi0
并产生Ci1根据以上分析，可画i’1101码编码的十进制加法器单元电路如图所示。当Ci1’0时，SiS出余三15．
第三章
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324M字节81024K32248片2512K8
20
31位地址作芯片选择
226642664个模块2120264
2
2641082216
20
16
每个模块要16个DRAM芯片364161024块由高位地址选模块31根据题意，存储总容量为64KB，故地址总线需16位。现使用16K8位DRAM芯片，共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：4译码器。2根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读写周期为05us，如果采用集中刷新，有64us的死时间，肯定不行如果采用分散刷新，则每1us只能访存一次，也不行所以采用异步式刷新方式。假定16K1位r