龙源期刊网httpwwwqika
comc
基于FPGA的DDR控制器的设计
作者：陈秀英董玉华张亚楠来源：《智能计算机与应用》2016年第06期
摘要：DDRSDRAM使用双倍数据速率结构，凭借其大容量，高数据传输速率和低成本优势，正在被越来越多地应用于高速数据采集系统中1。使用Altera公司的Cyclo
eFPGA芯片设计实现了DDR控制器的功能，叙述了其设计思想，具有一定的实用价值。
关键词：DDRSDRAM；控制器；FPGA；数据采集
中图分类号：TP311
文献标志码：A
文章编号：20952163（2016）06011803
0引言
随着电子技术的快速发展，人们对DDR（全称DDRSDRAM）2的需求越来越紧迫。DDR（DoubleDataRateSy
chro
ousDy
amicRa
domAccessMemory，双倍速率随机存储器）在设计上采用的是25V的工作电压，而且允许在时钟的上升沿和下降沿进行数据的存取，整体速度已可达到同频率的2倍，同时还在容量方面也呈现了更佳性能。因而，在诸多对于数据量和带宽具有较高要求的重要系统中，DDR已然成为获得广泛应用的一种功能强大、可拓展的高端存储器。基于此，为了充分发挥DDR容量和速度的执行优势，本次研究主要针对DDR读写的特点，开发实现了一种基于FPGA读写的DDR控制器3。
BT41DDRSDRAM控制器的工作解析
BT511DDRSDRAM的工作原理
DDRSDRAM是由若干个基本的单管DRAM单元所构成的。内存控制器的主要功能是对DDR3SDRAM的读写进行控制，在内存芯片完成初始化之后，DDR内存处于就绪状态。DRAM利用MOS管的栅电容上的电荷来实现信息储存，一个单元储存的是0还是1取决于电容是否有电荷，有电荷代表1，无电荷代表0。但时间一长，由于栅极漏电，代表1的电容会放电，代表0的电容会吸收电荷，这样会造成数据流失。
在DDRSDRAM上电后，其内部以及所储存的数值都为未知状态，必须对其展开初始化操作，使其进入正常的工作状态。初始化过程为：系统上电后，保持CKE为低电平，等待电源电压和时钟的稳定。待电源电压和时钟电压数值恒稳后，保持复位信号有效。完成初始化步骤之后，DDR3储存器便进入就绪状态，等待控制器的访问命令，可以进行正常的工作，并可
f龙源期刊网httpwwwqika
comc
根据控制器发出的命令来执行相应的操作。DDR3的工作形式即是不同状态的转化的过程，也就是通过状态机的控制，在不同的状态间自由转化。
DDRSDRAM控制器的主要功能是完成对DDRSDRAM的初始化，将DDRSDRAM复杂的读写时序转化为用户简单的读写时序，以及将DDRSDRAM接口的双时钟沿转换为用户的单时钟沿数据，使用户如同操作普通RAM一样定r