华中科技大学电子线路设计
实验报告
多功能数字钟设计
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f一、实验目标：1、掌握可编程逻辑器件的应用开发技术设计输入、编译、仿真和器件编程；2、熟悉EDA软件使用；3、掌握VerilogHDL设计方法；4、分模块、分层次数字系统设计二、实验任务及要求1、基本功能准确计时，以数字形式（十二进制）显示时、分、秒的时间校正时间：时、分快校与慢校（1Hz与手动）复位：000000仿广播电台正点报时四高一低2、扩展功能：（1）任意闹钟；（2）小时为1224进制可切换（3）报正点数（几点响几声）三、实验条件：DE0实验板结构与使用方法quartus软件的使用FPGA的使用四、电路设计过程：1、需求分析开发背景：数字钟是采用数字电路实现对时分秒数字显示的计时装置广泛用于个人家庭车站码头办公室等公共场所成为人们日常生活中不可少的必需品由于数字集成电路的发展和石英晶体振荡器的广泛应用使得数字钟的精度远远超过老式钟表钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。2、实验原理：用层次化设计的方法以Verilog语言编程实现以下功能：（1）、具有“时”、“分”、“秒”计时功能；时为24进制，分和秒都为60进制。
f（2）、具有校时和清零功能能够用4Hz脉冲对“小时”和“分”进行调整，并可进行秒清零；实际电路中使用快校时。（3）、具有整点报时功能。在59分51秒、53秒、55秒、57秒发出低音512Hz信号在59分59秒发出一次高音1024Hz信号音响持续1秒钟在1024Hz音响结束时刻为整点。在实际电路中使用ＬＥＤ灯实现四低使用用ＬＥＤ１，高音另一个ＬＥＤ灯显示。（4）具有一键设定闹铃及正常计时与闹铃时间的显示转换。、闹时时间为一分钟。3、模块设计分析
整体电路分为两块，主体电路和扩展电路分别实现基本功能和扩展的功能。（1）、主体电路设计：
（2）时分秒计数器需求分析：
f分和秒计数器都是模M60的计数器其计数规律为0001…585900…时计数器：若采用24若采用12小时制：计数器为小时制：计数器为2412进制，其计数规律为进制，其计数规律为0001……022300…0102…r