EDA课程设计
（电子钟的设计）
姓名：刘峰语学号：200820303110指导老师：谢斌同组人员：熊成、杨彬彬系别：自动化工程系专业：08级测控技术与仪器
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f时间：2011617
一．设计要求：
1能实现时，分，秒计时。2能实现整电报时。3能进行对时和分的校准。
二．实验目的：
1掌握多位计数器相连的方法。2掌握十六进制，二十四进制，六十进制计数器的设计方法。3握CPLD技术的层次化设计法。4了解软件的元件管理含义以及模块元件之间的连接概念。5掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试方法。6培养独立分析问题，团结解决问题的能力。
三．硬件要求：
18位8段扫描共阴极数码显示管。2三个按键开关（清零，校时，校分）。四．设计原理1数字钟的计时周期为24小时，显示满刻度为23时59分59秒，另外具备校时功
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f能和报时功能。因此，一个基本的数字钟主要由“时”“分”“秒”计数器校时电路组成。将标准信号送入“秒计数器”“秒计数器”采用60进制计数器，每累加60秒，发送一个“分脉冲”信号，该信号将被送到“时计数器”“时计数器”采用24进制，计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位LED七段显示器显示出来2校时电路是用来对“时”“分”显示数字进行校时调整的。3顶层原理图如下：
图1顶层文件原理图
时序仿真：程序仿真主要由计数器完成，在时钟脉冲作用下，完成始终功能，由时序图可以看出每个时钟上升沿到来时加一，当接受到REST信号，即REST为高电平，所有计数为零，并重新计数，SETMIN和SETHOUR可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。
图2时序仿真
五．电子时钟模块设计
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f1分频模块FENPIN设计模块FENPIN原理图如下：
图3
FENPIN原理图
FENPIN源程序libraryieeeuseieeestd_logic_1164alluseieeestd_logic_u
sig
edalle
tityFENPisportclk1i
std_logicclkoutstd_logice
darchitectureo
eofFENPissig
alastd_logic_vector8dow
to0sig
albcstd_logicbegi
processclk1begi
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dclk11the
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