飞思卡尔智能汽车竞赛
XS128主要模块实验指导书
于编写
2009年4月Ver：10
f第一章端口整合模块
端口A，B和K为通用IO接口端口E整合了IRQ，XIRQ中断输入端口T整合了1个定时模块端口S整合了2个SCI模块和1个SPI模块端口M整合了1个MSCAN端口P整合了PWM模块，同时可用作外部中断源输入端口H和J为通用IO接口，同时可用作外部中断源输入端口AD整合了1个16位通道ATD模块
大部分IO引脚可由相应的寄存器位来配置选择数据方向、驱动能力，使能上拉或下拉式装置。
当用作通用IO口时，所有的端口都有数据寄存器和数据方向寄存器。对于端口TSMPH和J有基于每个针脚的上拉和下拉控制寄存器。对于端口AD有基于每个针脚的上拉寄存器。对于端口A、B、E和K，有一个基于端口的上拉控制寄存器。
f对于端口TSMPHJ和AD，有基于每个针脚的降额输出驱动控制寄存器。对于端口ABE和K，有一个基于端口的降额输出驱动控制寄存器。对于端口S、M，有漏极开路（线或）控制寄存器。对于端口P、H和J，有基于每个针脚的中断标志寄存器。
纯通用IO端口共计有41个，分别是：PA70PB70PE65PE32PK750PM76PH70带中断输入PJ76带中断输入PJ10带中断输入
f第二章脉冲宽度调制模块
XS128具有8位8通道的PWM，相邻的两个通道可以级联组成16位的通道。
PWME：
PWM通道使能寄存器。PWMEx1将立即使能该通道PWM波形输出。若两个通道级联组成一个16位通道，则低位通道（通道数大的）的使能寄存器成为该级联通道的使能寄存器，高位通道（通道数小的）的使能寄存器和高位的波形输出是无效的。
PWMPOL：
PWM极性寄存器。PPOLx1，则该通道的周期初始输出为高电平，达到占空比后变为低电平；相反，若PPOLx0，则初始输出为低电平，达到占空比后变为高电平。
PWMCLK：
PWM时钟源选择寄存器。0、1、4、5通道，PCLKx0使用ClockA，PCLKx1使用ClockSA；2、3、6、7通道，PCLKx0使用ClockB，PCLKx1使用ClockSB。
ClockA、ClockB由下面的PWMPRCLK设置。
PWMPRCLK：
fPWM预分频时钟源选择寄存器。控制ClockA、ClockB的值。
PWMCAE：
PWM中心对齐使能寄存器。CAEx1，该通道为中心对齐；CAEx0，该通道为左对齐。
PWMCTL：
PWM控制寄存器。CONxx1，则相应的两个通道级联使用，否则单独使用。级联后，整个级联通道由低位通道（通道数大的）的各个寄存器控制，高位通道（通道数小的）不起作用。
f级联模式下，向高位通道或低位通道计数器寄存器写值，等同于向16位级联计数器寄存器写值，也即重置为0。
PWMSCLA：
PWM标度A寄存器。用于控制Clockr