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设计题目:秒脉冲发生器的设计
设计小组:第三组
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f1秒脉冲发生器整体设计方案
11秒脉冲发生设计方案概述
秒脉冲发生器是由100HZ时钟产生电路和分频电路两部分构成,其中100HZ时钟产生电路主要由555定时器组成的时钟电路,主要用来产生100HZ的脉冲信号;分频电路主要由74LS192组成的100进制计数器电路,主要用于将100HZ脉冲信号分成1HZ脉冲信号。该方案通过了Multisim软件仿真,并得到了1HZ的脉冲信号,基本实现了工程训练的要求。
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f12秒脉冲发生器整体设计电路设计图
图1秒脉冲发生器整体设计电路设计图
13秒脉冲发生器整体设计电路仿真图
图2秒脉冲发生器整体设计电路仿真图
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f2各分电路的元件介绍及设计方案
21100HZ时钟产生电路
211元件介绍
图3100HZ时钟产生电路
555芯片引脚图及引脚描述:
555的8脚是集成电路工作电压输入端,电压为5~18V,以UCC表示;从分
压器上看出,上比较器A1的5脚接在R1和R2之间,所以5脚的电压固定在2UCC3
上;下比较器A2接在R2与R3之间,A2的同相输入端电位被固定在UCC3上。
1脚为地。2脚为触发输入端;3脚为输出端,输出的电平状态受触发器控制,
而触发器受上比较器6脚和下比较器2脚的控制。
当触发器接受上比较器A1从R脚输入的高电平时,触发器被置于复位状态,
3脚输出低电平;
2脚和6脚是互补的,2脚只对低电平起作用,高电平对它不起作用,即电压
小于1Ucc3,此时3脚输出高电平。6脚为阈值端,只对高电平起作用,低电平
对它不起作用,即输入电压大于2Ucc3,称高触发端,3脚输出低电平,但有
一个先决条件,即2脚电位必须大于1Ucc3时才有效。3脚在高电位接近电源电
压Ucc,输出电流最大可打200mA。
4脚是复位端,当4脚电位小于04V时,不管2、6脚状态如何,输出端3
脚都输出低电平。
5脚是控制端。
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f7脚称放电端,与3脚输出同步,输出电平一致,但7脚并不输出电流,所以3脚称为实高(或低)、7脚称为虚高。
图4555定时器引脚图212100HZ时钟产生电路设计方案
100HZ时钟产生电路是由555定时器、电阻、电容组成的,电路的设计及其工作波形见图3。接通电源后,电源VCC通过R1和R2对电容C充电,当Uc13VCC时,振荡器输出Vo1,放电管截止。当Uc充电到≥23VDD后,振荡器输出Vo翻转成0,此时放电管导通,使放电端DIS接地,电容C通过R2对地放电,使Uc下降。当Uc下降到≤13VCC后,振荡器输出Vo又翻转成1,此时放电管又截止,使放电端DIS不接地,电源VCC通过R1和R2又对电容r
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