mulatio
i
cludi
gi
formatio
ofthe
etlista
dgatedelay
Withi
thewholedesig
wesplitCANco
trolleri
tothreemodulesRegisterLogicModuleisusedtosavetheframei
formatio
statusa
dcomma
dsWeca
tra
sferthedatawriti
gtoa
dreadi
gfromitselfAccepta
ceFilterisusedtochecktheide
tifierBitStreamProcessorthecorepartoftheco
trolleris
oto
lyusedtoco
trolbitstreambetwee
TXBRXFIFOa
dCANbusbutalsocompletethefu
ctio
ofreceivi
ga
dtra
smiti
gframesofdata
KeywordsVerilogHDLFPGACANBUS
f盐城工学院本科生毕业设计说明书（2012）
目录
1绪论111CAN总线简介112VerilogHDL与FPGA简介113课题研究的意义214说明书结构22CAN总线协议介绍321简介322基本概念423报文传输7231帧格式7232帧类型7233关于帧格式的一致性8234发送器接收器的定义824报文滤波825报文校验826编码927错误检测93CAN总线控制器设计1031CAN总线控制器总体模块1032寄存器模块设计11321寄存器模块11322寄存器单元模块11323寄存器模块的输入输出信号的定义14324往寄存器写入数据15325从寄存器读出数据1533位时序逻辑设计17331位定时设计17332采样点设计18333位同步设计1934位数据流处理器r