专业计算机科学与技术班级CS1409
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邮件完成日期20166132016
Verilog语言实验报告
计算机科学与技术学院
f目录
1数据通路实验1
11实验目的1
12实验内容及要求1
13实验方案2
14实验步骤2
15故障及分析2
16仿真与结果3
17心得与体会4
2FSM实验5
21实验目的5
22实验内容及要求5
23实验方案6
24实验步骤6
25故障及分析7
26仿真与结果7
27心得与体会8
3意见和建议9
4附录10
f1数据通路实验
11实验目的
综合应用掌握的简单组合电路和时序电路的设计方法完成一个简单的数据通路的设计。
12实验内容及要求
1根据下图给出的数据通路图中R0、R1和ACC是寄存器是加法器其它则是多路选择器完成相应的Verilog程序设计图中数据线的宽度为8位要求可以扩充至16位或者是32位
2根据下图给出的数据通路图中SUM和NEXT是寄存器Memory是存储器是加法器0是比较器其它则是多路选择器完成相应的Verilog程序设计图
f中数据线的宽度为8位要求可以扩充至16位或者是32位。
实验要求程序必须自己编写满足数据通路设计要求综合结果正确。
13实验方案
根据要求先把选择器、加法器、寄存器、比较器和存储器分模块编写在主模块中根据数据通路调用即可。题目中要求数据线宽度为8位并且可以扩充至16位或32位所以在前面定义WIDTH利用parameter的参数传递功能来实现。
14实验步骤
1分模块编写代码见附录
2运行综合Ru
Sy
thesis
3综合成功后检查RTLA
alysis中的电路图Schematic
15故障及分析
刚开始跑出来很多线是断的后来发现是引脚对应部分的代码没有写完整。后来加法器和ACC的参数顺序写错导致接线与题给的不一致发现问题后及时改正了。
f16仿真与结果
Schematic图形如下第一个数据通路
f第二个数据通路
由以上两图可得成功完成了要求的数据通路的设计满足了各基本器件的输入输出链接要求改变数据线宽度后再检查电路图发现数据线做出相应改变完成该实验。
17心得与体会
对数据通路的设计有了更好的理解明白了数据通路的基本器件构成熟悉了这些器件的功能和端口掌握了Verilog完成基本运算器件的设计完成了数据通路的设计。
f2FSM实验
21实验目的
掌握用Verilog语言进行FSM设计、实现和仿真的方法。
22实验内容及要求
51_1、用FSM实现一个mealy型序列检测器对一位的串行输入序列中的“1”的数量进行检测。如果“1”的总数可以被3整除输出“1”否则输出“0”。
51_2、用FSM实现一个moore型序列检测器对两位的串行输入序列进行检测。输入0100时输出0r