VHDL实验四函数信号发生器设计设计要求设计一个函数信号发生器能产生方波三角波正弦波阶梯波。设计概述信号的输出实质上是指电压幅度随时间的变化。根据这个原理我们就可以设计函数信号发生器了。FPGA里面产生的数据只能是数字信号最终我们通过连接8bit的DA转换器就能将数字信号转换成电压信号从而实现了信号发生器的功能。本设计有5个模块组成其中有方波发生器三角波发生器正弦波发生器阶梯波发生器4选1选择器。下面是我设计的整个过程方波发生器实质上是一段时间输出0一段时间输出255的数字信号当然这有8位的通道输出。程序设计如下工程名方波发生器功能产生方波是通过交替送出全0和全1实现的每32个时钟翻转一次时间20101217libraryieeeuseieeestd_logic_1164alluseieeestd_logic_u
sig
edalluseieeestd_logic_arithalle
titysqaureisportclkclri
std_logic
fqouti
tegerra
ge0to255e
de
tityarchitecturebehavofsqaureissig
alabitbegi
processclkclr计数分频variablec
ti
tegerra
ge0to32begi
ifclr0the
a0elsifclkeve
ta
dclk1the
ifc
t31the
进行32分频c
tc
t1elsec
t0a
otae
dife
dif
fe
dprocessprocessclka信号输出begi
ifclkeve
ta
dclk1the
ifa1the
q255elseq0e
dife
dife
dprocesse
dbehav三角波发生器实质上是先输出直线递增的数字信号随后按照同样的斜率输出递减的数字信号。这样就能实现三角波的发生了。程序设计如下工程名三角波信号发生器功能产生的三角波以64个时钟为一个周期输出q每次加减8。时间20101217libraryieee
fuseieeestd_logic_1164alluseieeestd_logic_u
sig
edalluseieeestd_logic_arithalle
titydelta1isportclki
std_logic时钟信号rsti
std_logic复位信号qoutstd_logic_vector7dow
to0输出信号e
de
tityarchitecturebehavofdelta1isbegi
variabletmpstd_logic_vector7dow
to0variableastd_logicbegi
ifrst0the
tmp