不知道怎么写testbe
ch，不会设置那些信号。求大神帮忙。下面是关于调制部分的verilog代码
moduleqqclkresetxyi
put70clki
put70reseti
put70xoutput70y
系统工作时钟系统控制信号系统输入信号QPSK调制输出信号
reg20c
treg10x_xreg30carriersreg10y_y
计数器输入信号的中间寄存器4路载波信号
完成计数器，以期对模块时钟分频
alwaysposedgeclkbegi

ifresetc
t3b000
非阻塞赋值。当无系统控制信号时，计数器为0
elsec
tc
t1
当出现系统控制信号时，计数器1
e
d
寄存器输入
alwaysposedgeclkbegi

ifresetx_x2b00
当无系统控制信号时，无信号输入
elseifc
t102b11
对c
t的低两位进行判断
x_xx_x0x
else
x_xx_x
e
d
产生载波信号alwaysposedgeclkbegi
ifresetcarriers4b0000
elsebegi
casec
t
当无系统控制信号时，无载波
f3b000begi

y_yx_xcarriers4b1100e
d3b010carriers4b1001
c
t为0时，对应相位为0的载波波形变化4？？？？
c
t为0时，对应相位为π2的载波波形
3b100carriers4b0011c
t为0时，对应相位为π的载波波形
3b110carriers4b0110c
t为0时，对应相位为3π2的载波波形
defaultcarrierscarriers
e
dcase
e
d
e
d
完成调制输出信号y比输入信号x延时8个clk的周期，这是由于赋值给寄存器所造成的。assig
yy_y2b00carriers3检测输入信号，判定输出波形。
y_y2b01carriers2y_y2b10carriers1y_y2b11carriers00
e
dmodule
fr