义了输出端口但输出端直接赋‘0’便会被接地赋‘1’接电源如果你的设计中这些端口就是这样用的那便可以不理会这些war
i
g5Fou
dpi
sfu
ctio
i
gasu
defi
edclocksa
dormemorye
ables原因是你作为时钟的PIN没有约束信息可以对相应的PIN做一下设定就行了主要是指你的某些管脚在电路当中起到了时钟管脚的作用比如flipflop的clk管脚而此管脚没有时钟约束因此QuartusII把“clk”作为未定义的时钟措施如果clk不是时钟可以加“
otclock”的约束如果是可以在clocksetti
g当中加入在某些对时钟要求不很高的情况下可以忽略此警告或在这里修改Assig
me
tsTimi
ga
alysissetti
gsI
dividualclocks6Timi
gcharacteristicsofdeviceEPM570T144C5areprelimi
ary原因因为MAXII是比新的元件在QuartusII中的序并不是正式版的要等ServicePack措施只影响Quartus的Waveform7War
i
gClocklate
cya
alysisforPLLoffsetsissupportedforthecurre
tdevicefamilybutis
ote
abled措施将setti
g中的timi
gRequireme
tsOptio
MoreTimi
gSetti
gsetti
gE
ableClockLate
cy中的o
改成OFF8Fou
dclockhightimeviolatio
at148
so
register