低位计数器提供；当按下校分校时开校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。闹钟设定功能。闹钟只设定时和分，基本模块与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。
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f32数字钟设计思路结构框图
控制单元
数字
输出信号
LED显示
使能信号时CLK时钟信号钟
报警（闹铃）信号
扬声器
复位信号
四、数字电路基本模块
41分频器模块
（1）模块说明：输入一个频率为50MHz的CLK，利用计数器分出1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。（2）源程序：LIBRARYieeeUSEieeestd_logic_1164alluseieeestd_logic_u
sig
edallENTITYfdivISPORTCLKINSTD_LOGIC输入时钟信号q1KHzBUFFERSTD_LOGICq500HzBUFFERSTD_LOGICq2HzBUFFERSTD_LOGICq1HzOUTSTD_LOGICENDfdivARCHITECTUREbhvOFfdivISBEGINP1KHZPROCESSCLKVARIABLEcoutINTEGER0BEGINIFCLKEVENTANDCLK1THENcoutcout1每来个时钟上升沿时cout开始计数IFcout25000THENq1KHz0当cout25000时，q1KHz输出“0”ELSIFcout50000THENq1KHz1当25000cout50000时，q1KHzELSEcout0输出“1”，完成1KHz频率输出
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fENDIFENDIFENr