北京航空航天大学
电子电路设计数字部分实验报告
实验一简单组合逻辑设计2实验二简单分频时序逻辑电路的设计3一．实验目的：1．掌握最基本组合逻辑电路的实现方法。32．学习时序电路测试模块的编写。33．学习综合和不同层次的仿真。3实验三利用条件语句实现计数分频时序电路5实验四阻塞赋值与非阻塞赋值的区别7实验五用always块实现较复杂的组合逻辑：10实验六在VerilogHDL中使用函数12实验七在VerilogHDL中使用任务task14实验八利用有限状态机进行时序逻辑的设计17实验九楼梯灯19实验思考与总结29
学院：学号：姓名：
f实验一简单组合逻辑设计
一．实验目的：1．掌握基本组合逻辑电路的实现方法。2．初步了解两种基本组合逻辑电路的生成方法。3．学习测试模块的编写。4．通过综合和布局布线了解不同层次仿真的物理意义。
二．实验设备：安装的PC机。
三．实验内容：描述一个可综合的数据比较器，比较数据a、b的大小，若相同，则给出结果1，否则给出结果0
四．综合仿真结果
f实验二简单分频时序逻辑电路的设计
一．实验目的：1．掌握最基本组合逻辑电路的实现方法。
2．学习时序电路测试模块的编写。
3．学习综合和不同层次的仿真。
二．实验设备：安装的PC机。
三．实验内容：用always块和posedgeclk或
egedgeclk的结构表述一个12分频器的可综合模型，观察时序仿真结果
四．实验代码modulehalf_clkresetclk_i
clk_out
i
putclk_i
resetoutputclk_outregclk_out
alwaysposedgeclk_i
begi
ifresetclk_out0
elseclk_outclk_out
e
de
dmodule
ftimescale1
s100psdefi
eclk_cycle50moduletop
regclkresetwireclk_out
alwaysclk_cycleclkclk
i
itialbegi
clk0reset110reset0110reset1100000stope
d
half_clkm0resetresetclk_i
clkclk_outclk_oute
dmodule
五．综合仿真结果
f实验三利用条件语句实现计数分频时序电路
一．实验目的：1．掌握条件语句在简单时序模块设计中的使用。
f2．学习在Verilog模块中应用计数器。
3．学习测试模块的编写、综合和不同层次的仿真。
二．实验设备：
安装Mr