学生学号
实验课成绩
学生实验报告书
实验课程名称开课学院指导教师姓名学生姓名学生专业班级
基于Verilog的精简指令集合计算机设计与实现
计算机科学与技术学院
2015

2016
学年
第
2
学期
f实验课程名称：基于Verilog的精简指令集合计算机设计与实现
实验项目名称集成替换CPU核IP核设计CPU实验成绩实验者同组者专业班级组别实验日期2016年4月16日
f第一部分：实验分析与设计
一，实验内容描述1掌握CPU的核心组成：数据通路与控制器2掌握数据通道的ALU部分与Registers寄存器部分的设计与实现3进一步了解计算机系统的基本结构二，实验基本原理与设计（包括方案设计，实验手段的确定，试验步骤灯，用硬件逻辑或者算法描述）1实验方案设计
CPU的内部结构复杂，设计与实现需考虑许多单元器件的连接与协调工作，易出错且不易检查，为了有条理的设计与实现CPU，可采取实验一的思想，将CPU分层分类对应设计任务。由计算机体系结构可得，CPU包括控制单元和数据通路两个基本单元，故我们在设计的过程中首先把CPU划分成控制器与数据通道两个部分，然后，分别对控制器与数据通道进行分析设计；本次实验的目的是实现CPU数据通道部分设计，而数据通道部分重点是ALU部分与Registers寄存器部分，因此需对此两部分进行专门设计；最后，通过对各部分的综合实现，达到构建CPU的目的。2实验手段的确定1）移除工程中的CPU核，Exp03工程中移除CPU核关联，删除工程中CPU核文件SCPU
gc和SCPUv文件，在SCPU目录下添加新的SCPU_ctrl
gc、Data_path
gc接口文件SCPU_ctrlv、Data_pathv用以实现代码。
f2）重新构建CPU的顶层原理图：导入符号表后，添加SCPU_ctrl和Data_path模块，将相应的引脚进行连线，完成顶层原理图。3）用顶层原理图设计并实现ALU组件：拷贝下列模块符号到ALU工程目录：a
d32、or32、ADC32、xor32、
or32、srl32、Sig
alExt_32、mux8to1_32、or_bit_32，按照ALU的逻辑原理图进行连接。连接完成后点击toolscheckschematic检查连接是否有错误。3实验步骤1）移除实验1中CPU的IP核（SCPU
gc文件）2）创建CPU的顶层设计原理图（sch文件）3）装载CPU控制器部分与数据通道部分符号表（sym文件），在sch顶层图上对此两部分进行综合连线4）装载CPU控制器部分的IP核以及接口文件5）装载CPU数据通道部分的IP核以及接口文件6）综合（sy
thesize）与实现（impleme
tatio
）7）下载比特流对CPU设计实现部分进行测试验证
4用硬件逻辑或者算法描述CPU可分为控制器部分与r