简易数字钟设计摘要本文针对简易数字钟的设计要求，提出了两种整体设计方案，在比较两个方案的优缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合调试，并最终在EWB下仿真通过。
关键词数字钟，EWB，74LS160，总线，三态门，子电路引言：一、引言：所谓数字钟，是指利用电子电路构成的计时器。相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时，定时报闹等功能。设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。任务分析：能按时钟功能进行小时、分钟、秒计时，并显示时间及调整时间，能整点报二、任务分析时，定点报时，使用4个数码管，能切换显示。
总体设计
本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。
方案一、采用异步电路，数据选择器
将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下：
切换闹钟小时分钟
显示
秒钟1Hz脉冲信号
控制
该方案的优点是模块内部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路，计数在59的时候，高一级马上进位，故本次设计不采用此方案。
方案二、采用同步电路，总线结构
时钟信号分别加到各个模块，各个模块功能相对独立，框图如下：
f显示总线闹钟显示
小时
分钟
秒钟
1Hz信号
控制控制总线该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，本次设计采用此方案。综上所述，本次设计采用方案二。秒计数和分计数为60进制，时计数为24进制，为了简化设计，秒和分计数采用同一单元。控制模块有两部分，一为实现调整切换，二为实现显示切换。现对本方案中的各个主要功能模块的接口定义如下：160进制模块（电路图中模块名称为60cou
t，下同。）实现同步60进制计数，可调整电源时钟信号输入进位输入进位输出显示输出闹钟比较信号输出整点报时信r